Może to być m.in. spowodowane zbyt krótkim czasem
między sygnałami DIR a CLK.

Poniżej znalezione w sieci, podobno działające ustawienia:

Step time : 50000 ns
Step space: 1000
Dir Hold : 1000
Dir Setup : 50000
75% current
25% decay
1/2 step mode
max acc 15in ^2
max vel 1 in/sec