W moim albumie jest schemat "Generator testowy". Jednym z oporników podciągających jest R3, włączony jednym końcem do +5V (VCC). To jest cały sekret. Używanie układu ULN jest bezcelowe, gdyż jego wyjścia są typu OC a na dodatek występuje odwracanie fazy sygnału.

Dla wyjść procesora CLK i DIR też trzeba zastosować oporniki podciągające 1k. Stany logiczne wolnozmienne EN i DIR można sprawdzać sondą TTL lub woltomierzem. Dla logicznego H ma być węcej niż 3,5V. Przebiegi szybkozmienne badamy sondą TTL lub oscyloskopem.

mgucio pisze:cbi(PORTC,0);// stan niski-wlączenie-enable

Tu raczej dobrze nie jest. EN ma być w stanie H, czyli:
sbi(PORTC,0)
Czy teraz na symulatorze działa poprawnie?

mgucio pisze:silnik zasilany jest obecnie napięciem 19V;3,42 A

Tu jest OK.
Jeśli soft napisany jest poprawnie, to jedyną przyczyną problemów pozostaje słaba wydajność prądowa portów procesora dla stanu logicznego H.
Proponuję do każdego wyjścia (DIR, CLK, EN) podłączyć opornik podciągający 1k do VCC.
Może Kolega opublikować schemat?

mgucio pisze:ktos podpowiedział mi ze na wejscie Enable mam podać 1(właczenie) ,wejscie dir to zmiana obrotów 0- lewo,1-prawo,a na wejście CLK naprzemiennie 0 i 1(częstotliwosc podania wpłynie na predkość obracania silnika),na wejscie NC nic nie podaje.

Wszystko się zgadza, tylko nie zapomnij połączyć masy procesora GND z wejściem X1-1 (minus).

Jakim napięciem zasilany jest silnik?